智通财经APP获悉，光大证券发布研究报告称，Chiplet作为广泛受关注的新技术，给全球和中国的半导体市场带来了变革与机遇，积极把握Chiplet技术带来的投资机会。Chiplet可以大幅提高大型芯片的良率，降低设计的复杂度和设计成本，降低芯片制造的成本等优点。全球半导体芯片巨厂纷纷布局，未来市场空间广阔。关注：芯原股份-U(688521.SH)、通富微电(002156.SZ)、长电科技(600584.SH)、长川科技(300604.SZ)、华峰测控(688200.SH)、兴森科技(002436.SZ)、华大九天(301269.SZ)。
光大证券主要观点如下：
Chiplet：延续摩尔定律的新技术，在摩尔定律日趋放缓的当下，有望延续摩尔定律的“经济效益”。
Chiplet又称芯粒或者小芯片，它是将一类满足特定功能的die(裸片)，通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。目前，主流系统级单芯片(SoC)都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。比如，目前旗舰级的智能手机的SoC芯片上，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多的不同功能的计算单元，以及诸多的接口IP，其追求的是高度的集成化，利用先进制程对于所有的单元进行全面的提升。
而Chiplet则与之相反，它是将原本一块复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。随着芯片制程的演进，由于设计实现难度更高，流程更加复杂，芯片全流程设计成本大幅增加，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。
Chiplet可以大幅提高大型芯片的良率。
近年来，随着高性能计算、AI等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。芯片良率与芯片面积有关，随着芯片面积的增大而下降。一片晶圆能切割出的大芯片数量较少，而一个微小缺陷则可能直接使一颗大芯片报废。Chiplet可将单一die面积做小以确保良率，并用高级封装技术把不同的芯粒集成在一起。
Chiplet有利于降低设计的复杂度和设计成本。
Chiplet芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片。利用小芯片(具有相对低的面积开销)的低工艺和高良率可以获得有效降低成本开销。除芯片流片制造成本外，研发成本也逐渐占据芯片成本的重要组成部分，通过采用已知合格裸片进行组合，可以有效缩短芯片的研发周期及节省研发投入。同时Chiplet芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了Chiplet芯片的研制风险，从而减少重新流片及封装的次数，有效节省成本。
Chiplet有望降低芯片制造的成本。
SoC中具有不同计算单元，以及SRAM、I/O接口、模拟或数模混合元件等。除了逻辑计算单元以外，其他元件并不依赖先进制程也通常能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。以AMD为例，AMD第二代EPYC服务器处理器Ryzen采用小芯片设计，将先进的台积电7nm工艺制造的CPU模块与更成熟的格罗方德12/14nm工艺制造的I/O模块组合，7nm可满足高算力的需求，12/14nm则降低了制造成本。
全球半导体芯片巨厂纷纷布局Chiplet，Chiplet未来市场空间广阔。
AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP+Chiplet”的异构系统集成模式;另外，近日苹果最新发布的M1Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平，包括2.5TB/s的处理器间带宽。
在学术界，美国加州大学、乔治亚理工大学以及欧洲的研究机构近年也逐渐开始针对Chiplet技术涉及到的互连接口、封装以及应用等问题开始展开研究。据Omdia报告，预计到2024年，Chiplet市场规模将达到58亿美元，2035年则超过570亿美元，市场规模将迎来快速增长。
UCIe：实现Chiplet互联标准的关键。
随着Chiplet逐步发展，未来来自不同厂商的芯粒之间的互联需求持续提升。今年三月份出现的UCIe，即UniversalChipletInterconnectExpress，是一种由Intel、AMD、ARM、高通、三星、台积电、日月光、GoogleCloud、Meta和微软等公司联合推出的Die-to-Die互连标准，其主要目的是统一Chiplet(芯粒)之间的互连接口标准，打造一个开放性的Chiplet生态系统。UCIe在解决Chiplet标准化方面具有划时代意义。
借助UCIe平台，未来有望实现更加完整的Chiplet生态系统。
UCIe产业联盟发布了涵盖上述标准的UCIe1.0规范。UCIe联盟在官网上公开表示，该联盟需要更多半导体企业的加入，来打造更全面的Chiplet生态系统。同时，加盟的芯片企业越多，意味着该标准将得到更多的认可，也有机会被更广泛的采用。UCIe标准出现的最大意义在于，巨头们合力搭建起了统一的Chiplet互联标准，这将加速推动开放的Chiplet平台发展，并横跨x86、Arm、RISC-V等架构和指令集。在UCIe标准下，未来或许能推出同时集成x86的Chiplet芯片和RISC-V的Chiplet芯片的处理器，并通过架构的混用同时满足PC和移动应用生态的需求。
先进封装：将Chiplet真正结合在一起的关键。
UCIe联盟为Chiplet指定了多种先进封装技术，包括英特尔EMIB、台积电CoWoS、日月光FoCoS-B等。Chiplet虽然避免了超大尺寸die，但同时也意味着超大尺寸封装，又高度融合晶圆后道工艺，更在封装方面带来了极限技术挑战，如封装加工精度和难度进一步加大，工艺窗口进一步变窄，通用设备比例降低，设备升级需求大等。除此之外，散热和功率分配也是需要考虑的巨大问题。目前头部的IDM厂商、晶圆代工厂以及封测企业都在积极推动不同类型的先进封装技术，以抢占这块市场。
芯片测试：保证Chiplet良率，使Chiplet能够正常运行，测试设备数量和性能都有更高需求。
由于Chiplet中封装了多个die，每一个die都不能失效才能保证Chiplet正常运转。过去对于一些较低成本的芯片通常采取抽检，但若采用Chiplet则需要全检，以确保每一个die都能正常工作。在对异构集成进行测试时，一方面要确保组装的裸晶功能完好，另一方面还要提高裸晶在系统中的自检能力。不同于标准IP，Chiplet设计难度大幅增加，需要产业链上下游厂商协同设计，因此在测试方法上也更加复杂和困难。
后摩尔时代，Chiplet给中国集成电路产业带来了巨大发展机遇。
首先，芯片设计环节能够降低大规模芯片设计的门槛;其次半导体IP企业可以更大地发挥自身的价值，从半导体IP授权商升级为Chiplet供应商，在将IP价值扩大的同时，还有效降低了芯片客户的设计成本，尤其可以帮助系统厂商、互联网厂商这类缺乏芯片设计经验和资源的企业，发展自己的芯片产品;最后，国内的芯片制造与封装厂可以扩大自己的业务范围，提升产线的利用率，尤其是在高端先进工艺技术发展受阻的时候，还可以通过为高端芯片提供基于其他工艺节点的Chiplet来参与前沿技术的发展。
风险提示：Chiplet及配套技术发展不及预期，UCIe标准推进不及预期，下游市场需求不及预期。
